【ムーアの法則】

「半導体チップ上に集積できる素子の数は年とともに指数関数的に増大する」
という半導体の集積度に関する経験則に基づいた将来予測。intel社の共同創設者でもあるGordon E. Mooreが、Fairchild Semiconductor在籍時の1965年に提唱した。1959年の集積度（集積回路で面積当たり使われるトランジスタ数）を１としてその後の推移をプロットしたところ、45度の直線に乗ることを見出し、これを維持すれば10年後の1975年には約6万個の素子が集積回路に載るだろうと予測し、その予想通りの展開がみられた。当初の予測は「1年ごとに集積度2倍になる」というものだったが、その後「1.5~2年で2倍になる」と修正された

ムーアの法則の背景には半導体微細加工技術の進化があった。当初は「技術の進化によりトランジスタの大きさが1.5~2年で0.7倍程度になれば、その分単位面積あたりトランジスタ数が増え集積度は2倍になる」という具合にムーアの法則は微細加工技術の進化のペースとほぼ軌を一にしていた。そのためプロセスは世代ごとに0.7倍になっていく（ことにしている）。というのも2021年現在（以下基準）の最先端プロセスルールは“5nm”であるのだが、2000年代に入ってから微細加工に伴う技術的困難性が飛躍的に上がり、近年では公称されているプロセスルールと従来微細化の指標とされてきたトランジスタのゲート長のサイズに乖離が生まれてきており、これが何を示す指標かわからなくなってきている。現在世界各国で “2nm” のプロセスの開発が行われているが、これが「現実に2nmサイズの加工を目指しているわけではない」ということである。

日本勢はロジックはルネサスエレクトロニクスの那珂工場の40nm、メモリはキオクシア四日市工場の15nmプロセスが最先端のものとなっており、報道されているようにTSMCの28/22nmの工場が建設された場合、ロジックでは“日本の”最先端の工場となる。