FPGA

Vivadoのクロック設定

　FPGA では複数のクロックを使用するのが一般的になっています。　異なるクロック間の信号…

工事帽

3年前

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Processor System Reset

　Xilinx のFPGA開発ツールである Vivado では多くのIPが提供されています。　FPGAに備わっ…

工事帽

4年前

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Clocking Wizard

　Xilinx のFPGA開発ツールである Vivado では多くのIPが提供されています。　FPGAに備わっ…

工事帽

4年前

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Vivado 2020.1

Vivadoの新しいバージョンが公開されました。 2020年度一度目なので2020.1。いつも通りの名前…

工事帽

4年前

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ロジック設計とデバイス設定

　FPGAの設計は、VHDLやVerilogHDL、更にはVivado HLSのようにC言語を使った高位合成まで出て…

工事帽

4年前

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FIFO Generator : Common Clock Builtin FIFO

　FIFO Generator の続きです。Basicタブで『Common Clock Builtin FIFO』を選択した時の残り…

工事帽

4年前

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FIFO Generator : Independent Clocks Block RAM

　FIFO Generator の続きです。Basicタブで『Independent Clocks Block RAM』を選択した時の残りの設定項目について説明します。　とは言っても、Basicタブで『Common Clock & Block RAM』を選んだ時と設定内容はほぼ同じです。既に『Common Clock & Block RAM』の記事を読んでいて、『Independent Clocks Block RAM』を今すぐ使うのでなければこの記事を読む必要はありませ