FPGA｜工事帽

AMDがザイリンクスを買収

というニュースを目にしたので思わず投稿します。 https://ir.amd.com/news-events/press-rel…

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3年前

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Vivadoのクロック設定

　FPGA では複数のクロックを使用するのが一般的になっています。　異なるクロック間の信号…

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3年前

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FPGAでLVDS通信を

　高速通信に使える差動信号LVDSの使い方について、Xilinxの7シリーズを例に説明します。　…

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3年前

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オンラインFPGA利用環境『ACRiルーム』

ACRiルームの開設のニュースです。 https://prtimes.jp/main/html/rd/p/000000003.000061586.…

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4年前

FPGAとAIとお勉強

数年前に、ディープラーニングを発端とする何度目かのAIブームが起こりました。画像認識や音…

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4年前

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Quartus II 過去バージョン終了

Intel FPGAの開発ツールである Quartus II ですが、古いバージョンのダウンロードが終了しまし…

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4年前

Processor System Reset

　Xilinx のFPGA開発ツールである Vivado では多くのIPが提供されています。　FPGAに備わった機能のうち、メモリーや高速シリアル等の特別な機能を使用するためのIPです。　逆に言えば、IPを理解し使い熟せないと、高級なFPGAの機能の大部分が使い物になりません。　そんなわけで何回かに分けて、個人的によく使うIPの説明をしていきたいと思います。 ※　この記事はVivado 2019.2、及びProcessor System Reset 5.0を用い

Clocking Wizard

　Xilinx のFPGA開発ツールである Vivado では多くのIPが提供されています。　FPGAに備わっ…

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4年前

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Vivado 2020.1

Vivadoの新しいバージョンが公開されました。 2020年度一度目なので2020.1。いつも通りの名前…

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4年前

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ロジック設計とデバイス設定

　FPGAの設計は、VHDLやVerilogHDL、更にはVivado HLSのようにC言語を使った高位合成まで出て…

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4年前

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FIFO Generator : Common Clock Builtin FIFO

　FIFO Generator の続きです。Basicタブで『Common Clock Builtin FIFO』を選択した時の残り…

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4年前

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FIFO Generator : Independent Clocks Block RAM

　FIFO Generator の続きです。Basicタブで『Independent Clocks Block RAM』を選択した時の残…

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4年前

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FIFO Generator : Common Clock & Block RAM

　FIFO Generator の記事の続きです。　前の記事では最初の Basic タブの説明だけで終わって…

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4年前

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FIFO Generator

　Xilinx のFPGA開発ツールである Vivado では多くのIPが提供されています。　FPGAに備わった機能のうち、メモリーや高速シリアル等の特別な機能を使用するためのIPです。　逆に言えば、IPを理解し使い熟せないと、高級なFPGAの機能の大部分が使い物になりません。　そんなわけで何回かに分けて、個人的によく使うIPの説明をしていきたいと思います。 ※　この記事はVivado 2019.2、及びFIFO Generator ver13.2を用いて説明を

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