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FIFO Generator の記事の続きです。 前の記事では最初の Basic タブの説明だけで終わって…
Xilinx のFPGA開発ツールである Vivado では多くのIPが提供されています。 FPGAに備わっ…
数回に渡ってクロック周りの解説する記事を投稿してみました。 基本的なことしか書いてい…
前回の記事で「異なるクロック間の信号乗せ換えの基本」と題して1bitの信号のクロック乗せ換…
クロックが違うとセットアップタイム、ホールドタイムの違反が必ず発生します。 しかし、…
異なる２つのクロック信号で動作する回路があった場合、その間での信号のやり取りにはなにを…
分周クロックの使い方について少し。 元のクロックを50分周して低速なクロックを作成、低速なクロックでロジックを動作させたい場合についてです。 [悪い例] reg [7:0] clk_cnt;wire low_clk;always @ ( posedge CLK or negedge RESETn ) begin if( !RESETn ) clk_cnt <= 8'd0; else if( clk_cnt
前回はAXIバスの概要として、本当に概要、表面だけの上っ面のイメージだけを書きました。 …
今更な気もしますが、ちょっと思うところあってAXIバスの基本的なお話を投稿します。 使った…
