Verilatorって？

先日、Venginnerさんの勉強会に参加させて頂きました。
その昔、Modelsim（⇒QuestaSIM)などはよく使ってたのですが、近年はだいぶ変わってきているようです。
Verilatorは無償かつオープンソース、高性能＆高速のRTLシミュレーションですが、無償あるが故、デメリットも。
手順は、
　①Verilog-HDL→C言語形式に変換
　②C言語形式をコンパイルして実施
の2段階。
またテストベンチはC++/SystemCで作成が必要のこと。
"#"遅延記述、wait等使えず、VHDL/Verilogは使えない・・・
やはりFPGAから遠ざかっていると疎くなったことを実感する。

＜参考サイト＞
https://www.veripool.org/verilator/